Proje İçin İlk Önceliğimiz Yarışma İsterleri Olup; İstenen Risc-V Rv32İmafbzicsr Buyruklarının Desteklenmesi, İhlalsiz Serimin Eldesi Ve Diğer İstenen Modüllerin Tasarlanması Önceliğimizdir. Yarışma Dahilinde İsterleri Karşılayan Tasarımımız İçin Performansa Odaklanmış Olup, Şartnamede Belirtilen 100Mhz Çalışma Frekansı Dahilinde En Az Çevrimde En Fazla Sayıda Buyruk Tamamlamak Ve Gecikme Anlarında En Verimli Kararların Alınmasını Sağlamaktır. Geliştirme İşlemleri Vivado Aracında Verilog İle Yapılıp, Testler De Vivado Aracı Üzerinde Testbench Dosyaları Ve Python Eklentileri İle Yapılacaktır. Takımımızın Envanterinde Bulunan Nexys A7-100T Fpga Geliştirme Kartı Üzerinde Son Testler Yapılıp, Serim Öncesi Tasarım Nihai Hale Getirilecektir. Yarışma İsterleri Dahilinde Serim Gerçekleştirilecek Olup, Yarışma Günü İçin Hazır Olunacaktır.
